在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6258|回复: 11

[求助] LVDS

[复制链接]
发表于 2017-8-25 17:00:39 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
大家对LVDS传输系统感觉怎么样啊,我要写这个的收发器verilog代码,不太写的出来啊,有人能把传输协议和编写思路详细说一说吗,小弟不甚感激!!
发表于 2017-8-25 20:36:24 | 显示全部楼层
我记得特权的 《深入浅出学FPGA》里有提到LVDS,多找点资料看看
发表于 2017-8-26 11:13:12 | 显示全部楼层
这个是ANALOG模块,你用digital哪里能写的出来
 楼主| 发表于 2017-8-27 13:32:02 | 显示全部楼层
回复 2# 不是归人


  好的  谢谢
发表于 2017-8-27 13:37:06 | 显示全部楼层




    low voltage differential signal 模拟  为何要使用 verilog (D) ??
发表于 2017-8-27 14:17:33 | 显示全部楼层
LVDS应该是利用器件的IO口做高速数据传输,其实如果速度低,线速率只有几十M的SDR传输,应该用普通的并行总线就可以搞定了。。。如果线速率超过了100M,就需要考虑接收方采样的稳定性,通信同步等问题,自己去查资料吧。。。如果不懂,建议可以参考下SPI4.2协议
发表于 2017-8-27 14:35:21 | 显示全部楼层
Xilinx的SelectIO可以做到很高的速度,不过是经过并串转换的
发表于 2017-8-27 16:18:03 | 显示全部楼层
FPGA 的IO可以设置成LVDS,内部简单的逻辑就可以了
 楼主| 发表于 2017-8-28 12:40:22 | 显示全部楼层
回复 7# 菜鸟那么多

我就是准备用XilinxFPGA来做的    请问具体怎么做呢  对LVDS还真没什么经验
 楼主| 发表于 2017-8-28 12:42:55 | 显示全部楼层
回复 8# 殷工


   XilinxFPGA实现200兆的数据收发  板子时钟是125兆的  简单逻辑就是一些清零之后赋值的意思么
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-8 12:11 , Processed in 0.027322 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表