LVS问题

糖糖123

请教大神，这个LVS后的结果，错误是什么意思？

xdyliu

这些是physical only的cell，写for lvs的netlist时不必将其写出，因为其不包含device；
这些filler cell在foundry 给的std cell cdl中应该也没有define，如果不想重新输出netlist，将这些cell 自己写个cdl文件，define下就可以了，例如：
.subckt FILL1 VDD VSS
.ends

试试

xingyun666666

回复 2# xdyliu

请问,如果filler还有VNW ,NPW  pin，具体应该怎么写这个cdl?我正好遇到这个问题，直接像您说的，加上就行吗？还是写+ VNW=VDD

jasonpei

在spice file里把所有的filler cell 删掉就行了。不需要定义SUBCKT，因为这些filler cell没有device. runset里提取不到任何device，在netlist里面定义的话没有任何意义。 最好的方法就是出netlist的时候，不要写出来。

xdyliu

回复 3# xingyun666666


   这是另外一个问题了吧，我遇到过的在28nm以上的工艺库中，好多vendor的std cell lib中并没有VNW/VPW，故在将lvs netlist做v2lvs转换前，要将VNW/VPW 及其连接关系通过脚本处理加到netlist中去。

xingyun666666

回复 4# jasonpei


    很高兴收到您的回复,一套库中哪些cell有devise,哪些没有,是fab会给一个doc吗?我是都做到lvs了才发现这个问题,怎么可以在项目开始就知道库中哪些cell有devise,哪些没有?

xingyun666666

回复 5# xdyliu


  您好,其实我不太懂为什么要搞出来这个  VNW/VPW,是什么意思?和28以上的std cell有什么区别？

大龄文艺男青年

可以把这些physical only的cell 在netlist 里删掉，它们本身就是空的

xdyliu

回复 7# xingyun666666


为什么要搞出来这个  VNW/VPW,是什么意思?----打开一个std cell的cdl看下，其n管/p管的连接都是有栅源漏衬4个，VNW接N well，VPW接P型衬底；

和28以上的std cell有什么区别？
----28nm以下工艺我遇到的std cell VNW/VPW pin会做到fram中，我们可以在PR工具中将其连接正确，输出的netlist不用做额外处理；但是28nm往上的工艺我还没见过这样的，我们一直都是用脚本处理for lvs的netlist将这两个pin加进去；