Verilog参数问题？？

lailix · 发表于 2017-7-4 21:32:31

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上面的一小段代码在Vivado中没有问题，仿真也可以，但是我调用ModelSIM来仿真时，结果说没有定义变量block_size。
请问这样不行吗？？

huster · 发表于 2017-7-5 08:45:38

把parameter的定义放到前面去

haimo · 发表于 2017-7-5 08:58:47

先定义，后使用

lailix · 发表于 2017-7-5 11:08:54

回复 2# huster

哦哦，谢谢，我懂了，看了别人的代码通常是把parameter放在最上面

lailix · 发表于 2017-7-5 11:12:32

回复 3# haimo

谢谢！

江山无限辉 · 发表于 2017-7-5 11:47:30

参数在顶部会让模块好管理些

gaoli544782415 · 发表于 2017-9-30 15:31:35

先定义，再使用。modelsIM就是这样的。

zqdc77 · 发表于 2017-10-9 22:38:25

代码规范很重要的

江山无限辉 · 发表于 2017-10-10 17:49:00

代码规范还是很重要的，多看看别人写的代码

ciscoo222 · 发表于 2017-10-13 22:28:58

要先定义parameter

[原创] Verilog参数问题？？