关于create_generate_clock

xiaowang8900 · 发表于 2017-6-26 21:26:33

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在用DC做时序检查时，发现利用create_generate_clock生成的时钟并没有继承源钟的latency啊，但是之前的资料说的generate clock会继承源钟的latency的？难道现在的DC改动了？还是约束的有问题？求助各路大神啊

masaka_xlw · 发表于 2017-6-27 01:23:40

generate clk的master clk怎么定义的？

sdlyyuxi · 发表于 2017-6-27 17:21:55

回复 1# xiaowang8900

DC里面不是ideal network吗？report_clock只要显示master clock是正确的就可以吧

xiaowang8900 · 发表于 2017-6-27 22:59:49

回复 2# masaka_xlw
master_clk就是源时钟，而且源时钟是定义了latency的

xiaowang8900 · 发表于 2017-6-27 23:00:45

回复 3# sdlyyux
但是是可以定义latency的啊

masaka_xlw · 发表于 2017-6-28 04:45:43

回复 4# xiaowang8900

set_clock_latency 有两种，一个是network delay。一个是source latency ，得加 -source。否则得看你的clk结构（你应该没有CTS），感觉上像clock path上master clk被一些cell（比如一些特殊的gate cell）挡住没法穿过。

sdlyyuxi · 发表于 2017-6-28 18:23:54

回复 5# xiaowang8900

你说的这种情况，我在DC里面试了一下，set propagate之后就能看到master clock上面的source latency了
dc_shell>set_clock_latency 1.1 -source [get_clocks mclk]

dc_shell>set_propagated_clock [all_clocks]

xiaowang8900 · 发表于 2017-6-28 21:40:34

回复 7# sdlyyuxi
set_propagate_clock在DC里一般不用吧，应该是lay out之后再用吧

xiaowang8900 · 发表于 2017-6-28 21:44:36

回复 7# sdlyyuxi

其实我想问的是create_generate_clock之后，生成时钟并没有继承master_clock的network_latency呢~

xiaowang8900 · 发表于 2017-6-28 21:49:19

回复 6# masaka_xlw
感觉应该能穿过，明天试试不经过ICG的看看

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