请问ICC如何避opt时候出现assign

yyqg · 发表于 2017-6-22 10:47:51

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本帖最后由 yyqg 于 2017-6-22 10:50 编辑

我在用ICC2015、2016版时候，opt后，一些buf被优化掉，有些buf的input和output都是接在hier-pin上的，这时候它原本input和output net 就会assign在一起，而不是rename成同一个net名。
于是产生出来的verilog里面很多 assign A = B。

但是ICC2013 用同样的脚本跑一遍就不会出现这种assign的问题，
请问哪位大神知道是不是什么默认变量值变了？

芯随版动 · 发表于 2017-6-22 17:14:10

You can add : set_fit_multiple_nets -all -buffer_constants in your script before place_opt.

yyqg · 发表于 2017-6-25 17:44:06

回复 2# 芯随版动

好的,我去试试,谢谢..

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