how can I call a VHDL shared variables inside Verilog

blackwind · 发表于 2017-6-8 23:56:40

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请问各位大大，

在verilog中如何调用VHDL宣告的 shared variables ?

先谢谢各位大大

nativeda · 发表于 2017-6-9 10:43:51

Check hdl_xmr procedure and $hdl_xmr system task

blackwind · 发表于 2017-6-9 10:46:19

本帖最后由 blackwind 于 2017-6-9 15:20 编辑

回复 2# nativeda

感谢大大，若目标源是VHDL 的 array ，VHDL 及verilog 能通用？

再次感谢

[求助] how can I call a VHDL shared variables inside Verilog