新人问代码问题

Timme · 发表于 2017-5-22 22:48:24

casex改成case
haimo 发表于 2017-5-22 10:15

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群众的眼睛是雪亮的。如不改，这里default分支仿真时永远击不中，包括输入含x态时。

001qilei001 · 发表于 2017-5-28 08:46:33

回复 wangyangcha
full/ parallel 是 synthesis directives.目的是告斯synthesizer 如何implement "cas ...
wythelin 发表于 2017-5-22 11:41

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牛逼。简单看了一下那个文档，
full_case=no时，意味着case分支不全；
full_case=user时，意味着case分支不全；但是RTL代码，对case段加了synopsys综合工具才能识别的“// synopsys full_case”，即RTL存在latch风险，但会通知synopsys综合工具，“虽然分支不全，但不关心没指定case分支的输出值”。
full_case=auto时，意味着case分支齐全；RTL代码完美。

parallel_case完全类似。不过不在意味着case分支是否齐全，而是意味着case分支是否存在交叉满足情况。
如果case分支存在交叉满足情况，那么综合生成的电路会存在优先级，导致结构复杂，浪费器件。

总之，这两个情况，还是建议从RTL设计代码里解决。

wythelin · 发表于 2017-5-28 23:33:16

回复 12# 001qilei001
說的很正確，不過我想補充一點
關於parallel_case的這個 Directives ，我認為最重要因素是synthesis 後的frequency，不是size
設了parallel_case，將不再有priority
Ex:
always @(*) begin
case ({a,b})
2'b01: result = 1'b0;
2'b10: result = 1'b1;
endcase
end
以上這個電路
如果 a = 1'b1; and b = 1'b1;
沒有設parallel_case，則 result = 1'b0;
設parallel_case，則result = 1'b0 or 1'b1; depend on synthesis tool.
但是Synthesis 之後的電路路徑會比較短

风释怀 · 发表于 2018-1-5 15:40:29

66666666666666666666666666

Zavy · 发表于 2021-6-20 14:13:17

好帖

chingyy000 · 发表于 2021-9-29 15:28:09

learning~~~

皮蛋不Q · 发表于 2021-11-17 09:34:45

学习到了，感谢

connais · 发表于 2024-1-10 14:19:33

好帖

yuyu0907 · 发表于 2024-1-15 10:02:48

謝謝分享牛B

CMOS的梦 · 发表于 2024-8-19 23:23:46

好帖

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