hierarchical design中block的时序问题

biwen_zhu · 发表于 2016-9-2 11:34:19

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hierarchical design 中，block reg2reg timing clean，和top合并后用PT看timing时，block内部timing（setup/hold）会不会发生变化，以及变化的原因？

离场悲剧 · 发表于 2016-9-2 13:56:07

仅仅重新做PT netlist不会发生变化，所以除非你的约束，包括时序和环境等变化，否则应该是不变化的吧。

houluhui0724 · 发表于 2016-9-3 08:44:55

同问啊，有谁知道吗？

大龄文艺男青年 · 发表于 2016-9-4 13:52:26

有变化很正常的额，比如ocv的影响，就可能造成block 干净了，合到top又蹦出来了！

biwen_zhu · 发表于 2016-9-4 20:39:07

回复 4# 大龄文艺男青年

嗯嗯。应该有这方面的影响。

nguyenphucvy · 发表于 2017-4-20 12:13:42

thanks for sharing!

xingyun666666 · 发表于 2017-4-20 14:01:57

回复 4# 大龄文艺男青年

请问，一旦遇到这种OCV的影响，应该怎么解决呢？是block owner解决，还是top解决？具体解决的方法是什么？另外也会受到SI的影响吧？

yaungwaung · 发表于 2017-4-25 00:29:16

是有可能的，比如clock common path变化，比如边界cross talk影响，比如STAR RC变化，等等

ljianlin · 发表于 2017-4-25 10:44:09

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请问，一旦遇到这种OCV的影响，应该怎么解决呢？是block owner解决，还是to ...
xingyun666666 发表于 2017-4-20 14:01

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一般是block owner解决，在block level sta的时候增加 timing margin (比如增加clock uncertainty等）. 如果留到top level 再fix的话就太麻烦而且耽误tapeout 了。

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