Verilog基本电路设计之二（时钟无缝切换）

杰克淡定 · 发表于 2017-1-5 19:31:48

回复 38# novel_qin

不明白你说的交叠是什么意思。无缝切换直观点说是无毛刺切换，本质意义是指切换过程中，不能产生比被切换的两个时钟频率都高的时钟，但允许出现比被切换时钟频率都低的时钟，以保障电路工作的安全稳定。

anytao · 发表于 2017-1-10 09:23:12

必须点赞

xiaogou1233 · 发表于 2017-1-10 20:35:14

根据楼主的代码画的电路图，供参考啊啊.png

xiaogou1233 · 发表于 2017-1-10 20:37:32

以及对应的波形图

xiaohanhaowei · 发表于 2017-1-10 21:10:14

回复 1# 杰克淡定
LZ，很6么，这种帖子已收，抓紧学习

clare20 · 发表于 2017-3-1 11:17:35

回复 44# xiaogou1233

好赞！

billlowe · 发表于 2017-3-16 21:02:06

回复 11# 杰克淡定

你好，看了你的帖子受益匪浅，谢谢了。不过我还有一个小小的疑问，希望你能帮我解答一下。
你说到：part2和part4部分的作用：1、如果part5用与逻辑做gating，保留part2和part4的反相沿设计初步避免时钟gating毛刺；
我的问题是: 为什么反相沿设计可以初步避免时钟gating毛刺呢?
我的理解是：难道不应该是上升沿设计才能避免选择信号和时钟不是往相反的方向变化，从而才能避免毛刺吗？
甚是不解，求解答，谢谢了！

杰克淡定 · 发表于 2017-3-16 21:12:45

回复 47# billlowe

如果是CLK上升沿拍出一个EN信号，实际EN信号相对上升沿肯定有一定延迟，当与CLK做与逻辑得到gating出来的时钟，会导致EN变1的那个周期的时钟高电平被削短，EN变0的那个周期的时钟产生高电平尖峰毛刺。你画一下时序结果就出来了

billlowe · 发表于 2017-3-16 21:43:42

回复 48# 杰克淡定

大概是明白了，之前我没有去考虑EN信号由高变低的情况了，谢谢！

547420883 · 发表于 2017-4-14 16:57:35

Modelsim仿真的话能把毛刺仿出来么。

[原创] Verilog基本电路设计之二（时钟无缝切换）

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