带隙基准、LDO流片相关

safei · 发表于 2016-12-22 15:45:12

BJT连接的没有用cascode电流镜

hs5582556 · 发表于 2016-12-22 19:02:00

启动电路跪了

mikeppq · 发表于 2016-12-23 09:42:46

稳定性如何？

TianBian365 · 发表于 2016-12-23 10:07:32

该结构的基准对噪声很敏感，因为输出点基准电压是在基准环路之外，如果输出基准偏离（电源噪声等耦合等原因），基准是无法把变化反馈回来。。我个人意见，该结构不适合有噪声的环境，如果费用用，要远离有clk的电路，自己最好用deep-nwell 隔离，且考虑地和电源噪声（实际的噪声往往不是正玄波，是glitch之类的，区别很大，仅仅psr AC 不足以看出耦合变化）。。另外一点，该结构输出电流一定不可以太小。总之，该结果不适合 ADC 的应用。别寻电路结构吧

TianBian365 · 发表于 2016-12-23 10:15:24

另外，间接测一下，把系统时钟关掉，再单独测一下你的基准，。。。。

xinyaohuihuang · 发表于 2016-12-23 15:58:27

回复 15# TianBian365说的挺对的，的确加入时钟后，输出毛刺比较多，而且带隙放大器仿真级别加入10mv的失调电压，输出就会下降200mv以上，因为整个系统是实验室传下来的，年底马上要进行第二次流片，依您的看法，现在在提高带隙这一块主要能从哪些方面下手呢？谢谢

TianBian365 · 发表于 2016-12-24 02:59:01

回复 16# xinyaohuihuang
请珍惜这次机会，如果是full mask 我建议你再做一个，并保留原来的通过一个选择开关二选其一。如果时间来不及，看看能否把整个基准电路做到阱里并加强 ring的链接，还有，加大输出电容。我强烈建议更改结构，即使好了许多，仍然无法满足ADC的要求。 200mV 太大，估计50mV 也不会接受的。 +/-1% 约20mV 可以做到，但是你这个结构不行。。。

TianBian365 · 发表于 2016-12-24 03:04:12

还有一点，无论谁加入20mV的offset，都会有约10X的输出放大。。也就是200mV的偏差。你的offset的不是随意加的，需要你你查看工艺PCM，并估算运放的offset。。。一般5V 的device 3*15mV/sqrt（W*L）可以作为你运放offset。

qerqing · 发表于 2016-12-25 08:09:31

应该是没有正常的启动，上电的MC仿了吗？

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