VCS仿真器问题

luckyqian · 发表于 2016-12-12 15:33:00

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用VCS对数字电路(一个微处理器)进行仿真，可以通过VCS仿真器在仿真过程中修改电路内部信号的值么？

zho_1984718 · 发表于 2016-12-15 21:51:37

可以，建议查看手册中hdl_xmr_force部分

zhanglinlin0514 · 发表于 2016-12-19 20:13:58

你说的改变信号值，是指的什么？
强制修改逻辑关系？

luckyqian · 发表于 2016-12-20 09:59:15

回复 3# zhanglinlin0514
就是想强制修改一下处理器内部寄存器或者线网的值。
因为直接通过testbench修改的话，只能改变顶层信号的值(force release语句)，那内部的有没有办法改啊。例:
reg regwrite;

initial begin
#100
force regwrite = 1;
#200
release regwrite;

naonaoli · 发表于 2016-12-20 13:19:32

force 延伸到内部的信号全路径，举例若要force内部信号c：force a.b.c = 1;

RichKoala · 发表于 2016-12-21 06:59:13

针对vhdl层次的dut，测试平台下无法使用X1.X2.X3的语法结构
如果还想force的情况下
建议查看hdl_xmr_force这个函数，可以完成你想要的结果

paultianke · 发表于 2016-12-22 18:17:47

回复 1# luckyqian

tb可以在某个时刻进行force，然后在release

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