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[求助] 问几个问题,求大神解答

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发表于 2016-11-4 15:57:22 | 显示全部楼层 |阅读模式

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如上图,由于sel信号来的太迟,导致out信输出推迟,从而影响了整条路径得setup time,请问如何优化?
 楼主| 发表于 2016-11-4 15:58:35 | 显示全部楼层
回复 1# 马工

5A95910DB72DAF9542C140377650C1C3.jpg
发表于 2016-11-4 16:40:31 | 显示全部楼层
1、如果不考虑面积的话,那就进行两次并行加法,然后在对输出进行选择;
2、在逻辑综合时候,可以对sel进行set_analysis_case 0 处理!
发表于 2016-11-5 09:18:26 | 显示全部楼层
3楼正解,将加法器往前移,先将A+C和B+C的算出来,再用sel进行选择,不过会多使用一个加法器
发表于 2016-11-5 19:04:12 | 显示全部楼层
设置Mini delay约束
 楼主| 发表于 2016-11-6 16:23:19 | 显示全部楼层
回复 3# courageheart


   谢谢
 楼主| 发表于 2016-11-6 16:24:27 | 显示全部楼层
回复 4# hungon

谢谢  -------------------
发表于 2016-11-6 16:45:32 | 显示全部楼层
我的想法是:
1.既然涉及到set up时间了,那么应该就是时序电路了。
2.猜想A和B的位宽都很大,所以sel的扇出很大,从而导致,sel到达某个bit的走线过长长,造成时序紧张。

解决办法:
1)复制sel,减少其扇出。
2)如果sel还扇出很多其他信号的话,建议走时钟网络(区域时钟网络)。
3)中间加流水
4)先相加再选择 等等(面积速度互换)办法。

以我个人经验,复制sel,减少其扇出,应该能解决。
 楼主| 发表于 2016-11-7 11:45:01 | 显示全部楼层
回复 8# 冲出藩篱

复制sel,减少其扇出。  请问这个具体怎么操作,您说的复制sel是指增加sel位宽么。。。谢谢
发表于 2016-11-7 12:51:31 | 显示全部楼层
一个办法如下:
定义信号的时候:1)altera:
                                   (* maxfan = 8 *)  reg  sel;
                         2) xilinx:
                                    (* max_fanout = 8 *) reg sel;

当然,最大扇出是多少,你要根据需要决定。
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