设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 用verilog-a写的DAC的tran仿真结果随着仿真时间的长短变 ...
返回列表 发新帖
查看: 4950|回复: 7

[求助] 用verilog-a写的DAC的tran仿真结果随着仿真时间的长短变化？？

[复制链接]
发表于 2016-10-17 09:45:38 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
本帖最后由 电子新手是也 于 2016-10-17 09:47 编辑

大家好： 我用verilog-a写了一个理想的DAC，但是每次当tran仿真设置的时间不一样的时候，其得到的仿真结果差异较大，这是我代码的问题吗？当仿真时间设置得越长，DAC相邻两个状态的转换时间就越长，最后DAC的转换就会出现错误。大家知道这是因为什么吗？
代码.PNG 10u仿真时间.PNG 1u仿真时间.PNG
DAC, TRAN仿真, Verilog-a
10u仿真时间.PNG

相关帖子
回复

举报

seekcoring
发表于 2016-10-17 10:13:15 | 显示全部楼层
回复 1# 电子新手是也

理想，理想嘛，结果应该差不多得，其实这里的上升，下降延时不可能是0的，所以你可以写个1ps或者1fs，试试结果是不是你想要的。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

aircraft
发表于 2016-10-17 10:44:08 | 显示全部楼层
ahdlLib里面都有现成的，在这基础上改改BIT就可以了  你试试跟你写的有什么区别
回复 支持 反对

举报

 楼主| 发表于 2016-10-17 10:52:57 | 显示全部楼层
回复 2# seekcoring


   非常感谢！确实是trise和tfall不能设为0，我纠结好久，谢谢你
EETOP创芯人才网职位发布入口
回复 支持 0 反对 1

举报

 楼主| 发表于 2016-10-17 10:54:52 | 显示全部楼层
感谢各位
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

lindychen
发表于 2018-11-26 15:53:23 | 显示全部楼层
回复 3# aircraft


    请问ahdlLib的路径是什么，我在ic51里没找到这个库，谢谢
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

寻寻momo
发表于 2023-6-1 10:21:27 | 显示全部楼层
感谢，解决了好几天困扰的问题。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

djboyjd
发表于 2023-10-17 17:53:15 | 显示全部楼层
帮助很大，很快解决了问题，感谢！！！
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 00:13 , Processed in 0.022705 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表