【求助】AHB总线操作问题

lina13319293389

大家好，我是学习AHB总线的新人，看到“标准AHB-Slave总线接口不支持写操作后立即执行读操作，要求二者之间至少有一个时钟周期的间隔，否则会产生错误。“这句话

不懂为何写操作后的读操作需延时一周期？是因为读写操作是否需要锁存的原因吗？纠结很长时间了，希望能得到大家的解答，谢谢了

杰克淡定

那句话的意思翻译一下，其实是想表达：对于无等待周期立即响应的AHB slave, 对同一个地址写操作后紧跟着读，读到的是写操作之前的数据，不是当次写入的数据。这是由于AHB写数据相对写地址命令是晚一拍出现在总线上造成的。

并不是说写之后马上读的操作是错误不允许的，而是说如果你期望读到刚写入的数据，master应该在写操作后等待一个周期再读。或者slave的设计，可以做成每个读burst的第一拍都拉低一个周期的ready信号，这样master就不需要考虑这种限制了

lina13319293389

回复 2# 杰克淡定


    不好意思，才看到你的回复。多谢。
那么是否可以理解为
对于非同一地址的写之后读操作，不用考虑hready_out信号的拉低？因其不存在对同一数据的要求？
图片所示，是我画的同一地址写后读操作，时序图，劳烦帮我看一下是否正确。多谢了

杰克淡定

回复 3# lina13319293389

基本是这个意思，不过你的rd_en时序弄错了，rd_en =  hsel & (~hwrite) & htrans[1] & hready。这里如果用rd_en锁存rdata，就得不到期望时序了 ，所以IO操作读时，可以不用产生rd_en信号，你的rdata根据addr译码选择然后用DFF输出即可。rd_en用于FIFO或者sram的操作里。另外，如果你每个读之前都判断是不是有一个对相同地址的写操作，会把问题弄复杂，不划算。你固定将single读与burst读的第一拍hready拉低即可。

lina13319293389

回复 4# 杰克淡定


   好的，终于清楚了，十分感谢了。

lina13319293389

回复 4# 杰克淡定


   对了，还想问你一个问题。关于AHB master端的行为。这块对于ready信号对于rd_data和wr_data的延迟有些不是很理解。  下图分别是我画的一总线读操作和总线写操作的时序图。
  

总线写时序

总线读时序

对于ready信号总是延迟上一拍的数据，这块rd_data信号我理解。
但是对于wr_data信号，这上面的数据是源端给的，为何最后一个ready=0使得wr_data信号改变？理解为组合逻辑吗？
我在一篇文章那看过说对于写操作，源端在时钟上升沿若ready=1,就要开始送一拍数据给wr_data信号，照这样说，只要ready=1的话，
下一拍不是应该数据改变了。

杰克淡定

你现在图中的wr_data和rd_data都画错了，要提前一个周期才对。读时序图的控制信号要delay一拍。不论是写数据，还是读数据，还是控制信号，在hready为高后才可以改变，在hready为低的周期，都是保持的。

lina13319293389

回复 7# 杰克淡定


   嗯，好的。多谢了！

Andy126

燃烧的土豆

不支持写完立即读应该是针对memory的吧，如果是reg的话是可以的