求助：探讨一下能检测总线数据变化的Monitor模块？

redleaf1988 · 发表于 2015-3-27 11:07:01

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本人在哈工大深圳研究生学院读研，毕设在做AHB总线老师告诉我写一个能监测总线数据变化的 monitor模块，用verilog需要写，
现在我对怎么写monitor模块没有什么概念，
他推荐我，找一些其他总线的 monitor模块，我至今没有找到
哪位大神，写过monitor模块，或者有质量分享一下，解决一下我的困惑，谢谢啦

richardxingxing · 发表于 2015-4-7 14:22:44

是不是就是：
1.统计单位时间有多少master发申请
2.统计一个master读的burst length，读的latency
3.统计一个master写的burstlength，写的latency

redleaf1988 · 发表于 2015-4-10 19:44:16

回复 2# richardxingxing

是这样子的

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