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查看: 4432|回复: 8

[讨论] verilog组合逻辑里面的always@里面的写什么是不是不影响电路

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发表于 2016-7-25 17:11:07 | 显示全部楼层 |阅读模式

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verilog组合逻辑里面的always@里面的写什么是不是不影响电路例如下面的红色部分!!!

//------------------------------------------------------------------
  always @(cc0_ff1or ccff or t2con_s)
  begin : cc0_fall_rise_proc
//------------------------------------------------------------------
    // default
    cc0_fall_rise = 1'b0 ;
   
    if ((t2con_s[6]) == 1'b1)
    begin      
      if ((ccff[0]) == 1'b1 & cc0_ff1== 1'b0)
      begin
        cc0_fall_rise = 1'b1 ;
      end
      else
      begin
        cc0_fall_rise = 1'b0 ;
      end
    end   
  end
//------------------------------------------------------------------

发表于 2016-7-25 18:07:28 | 显示全部楼层
当然影响,如果不写全所有下面表达式中的条件,会产生latch的
 楼主| 发表于 2016-7-25 20:09:46 | 显示全部楼层
回复 2# richardxingxing


   可是为什么会产生锁存器呀!我只知道case没有写default和if没有else 会产生锁存器。
发表于 2016-7-25 21:31:45 | 显示全部楼层
仿真结果和实际电路会mismatch
发表于 2016-7-26 09:01:23 | 显示全部楼层
最好写成always@(*)就包括所有变量了。
至于生成锁存器,是因为,比如你的always块里有个out=c,但always的敏感信号表里没有c;当c变化时,out不会变(因为c不在敏感列表里),还保持上一个值,就是latch了。
发表于 2016-7-26 10:56:06 | 显示全部楼层
楼上说的对。
 楼主| 发表于 2016-7-27 09:49:40 | 显示全部楼层
回复 5# haimo


   真棒!!!
 楼主| 发表于 2016-7-27 09:51:44 | 显示全部楼层
回复 4# dyytx
仿佛懂了,哈哈。
发表于 2016-7-27 14:30:20 | 显示全部楼层
其实楼主的标题是对的,always@() 里面写什么对综合出来的电路没有任何影响(不能为空,否则报错),也不会生成latch,综合工具是严格按照块内表达式创建组合逻辑,与敏感列表无关(会报warning),敏感列表不完整的问题是会前后仿真不一致,所以对于组合逻辑最好写always@(*)
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