verilog case语句遇到的问题

huster · 发表于 2016-7-12 08:49:16

楼主你当这是C程序啊

lygwzy89 · 发表于 2016-7-12 08:59:27

回复 11# huster
我就是原先学的C，现在刚开始学的verilog。。。

iyama · 发表于 2016-7-12 11:29:12

放到always里面去

xiamingmin163 · 发表于 2016-7-20 16:33:25

要写成标准的CASE生成语句模式，你那写法是错的，详细百度生成块的写法。。。

orlye · 发表于 2016-7-21 14:48:42

case语句要么放在initial里，要么放在always里
直接放在module里当然报错

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