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[求助] vcs 混合编译 第二步 找不到文件或路径

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发表于 2016-6-21 11:51:24 | 显示全部楼层 |阅读模式

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Error-[SFCOR] Source file cannot be opened
  Source file "tb" cannot be opened for reading due to 'No such file or
  directory'.
  Please fix above issue and compile again.



1 error
CPU time: .250 seconds to compile
make: *** [elab] Error 255



makefile中写的是elab: vcs tb


感谢lgen7604 提供的源代码
发表于 2016-6-21 12:57:11 | 显示全部楼层
回复 1# 9065574912


   那就是找不到tb这个文件啊
 楼主| 发表于 2016-6-21 13:31:03 | 显示全部楼层
回复 2# justfigo


   是啊,不知道该怎么解决vcs [elab_options] [libname.]design_unit

design_unit就是tb
发表于 2016-6-21 13:34:58 | 显示全部楼层
一般仿真调用的是.v 或者是.sv,用全路径名称试试
 楼主| 发表于 2016-6-21 13:37:29 | 显示全部楼层
回复 4# justfigo


   混合编译
vcs [elab_options] [libname.]design_unit

design_unit

Here, the design_unit can be one of the following:
module
Verilog top module name


我感觉是libname好像没有整明白,所以求助
 楼主| 发表于 2016-6-21 13:39:12 | 显示全部楼层
因为makefile中只是elab: vcs tb
 楼主| 发表于 2016-6-28 09:07:50 | 显示全部楼层
这是要沉的节奏呀
发表于 2016-12-4 13:38:53 | 显示全部楼层
最后解决了没?我也遇到相同的问。
发表于 2016-12-4 14:36:36 | 显示全部楼层
把tb rename 成tb.sv
然后在tb.sv 的当前路径下直接run: vcs -sverilog -tb.sv 试一试
发表于 2023-5-31 11:47:51 | 显示全部楼层
thanks
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