亚稳态疑惑之时钟切换电路？请高手指点。

jackychan2010

跨时钟域，默认都是需要两级寄存器，在第一级到第二级中间，有1个周期时间来让亚稳态稳定下来，减少亚稳态都后续电路的影响。
经典的时钟切换电路中，也是需要两级寄存器进行同步，但是，发现是前级采用上升沿，后级采用下降呀，或者是前级采用下降沿，后级采用上升沿，这样的话，不就只有半个周期的时间让亚稳态稳定下来，这样子没问题吗？


请高手指点迷津。谢谢

杰克淡定

回复 5# jackychan2010


   亚稳态需要考虑，由前面至少两级DFF同步来消除，最后一级反相时钟抓是为了避免后面时钟做组合逻辑产生毛刺。你帖子里提到，总共只使用了两级DFF其实是不安全的做法，也让你产生把最后一级反相时钟抓当成了去亚稳态的错觉。

huster

这个问题不是前面回答过了吗？一般不建议用不同的沿，这样对时钟占空比有要求，除非时钟频率非常低。

老阮

我觉得并非一定要不同的沿才行。
正如二楼所说，不同的沿对时钟的占空比会有要求。但是不同的沿可以加快时钟的切换速度。

杰克淡定

你看看切换电路，是不是存在下面的情况：
如果最后一级用下降沿，下降沿拍出的选择信号会与时钟做“与”逻辑来产生gating的时钟。
反之，最后一级用上升沿，上升沿拍出的选择信号会与时钟做“或”逻辑来产生gating的时钟。

上升沿或者下降沿，目的并不在于同步选择信号的亚稳态问题，而在于后面gating方式避免毛刺。其实可以直接调用库里的clock gating cell，不使用"与"或"逻辑做gating，这样就不用关心前面使用上升沿还是下降沿

jackychan2010

回复 4# 杰克淡定

有意思。
上升沿或者下降沿，目的并不在于同步选择信号的亚稳态问题，而在于后面gating方式避免毛刺。

但这里毕竟是存在跨时钟域的反馈信号，若是这里考虑的不是亚稳态问题，那不用考虑反馈信号的亚稳态问题吗？


期待您精彩的回答。

silencefpga

回复 6# jackychan2010


    异步时钟切换产生亚稳态是因为无法判别选择信号选中一方而丢弃另一方的时候，这两个时钟处于什么样的状态。因此为了稳定切换，都会将选择信号同步到两个时钟域之后在与操作。至于打几拍，其实没有定论的。

Timme

关键是沿与沿之间的时间差（ns），而不是半个沿一个沿两个沿的问题...

老阮

回复 2# 杰克淡定


   那如果两个寄存器都是用下降沿呢，后面是与门？

杰克淡定

回复 9# 老阮

我会专门开个帖子写一下时钟无缝切换的问题，到时候再与您详细探讨