在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 7336|回复: 6

[原创] Bad device in LVS check

[复制链接]
发表于 2016-5-16 15:23:39 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
LVS 时layout 提不出管子,报错为Bad device on multi layer......

单独实验的时候发现只要加Dummy管,LVS就过不去,去掉就能过。


后来发现是一个叫 MULTI 的layer 的问题,必须把这个层删掉才可以

Bad Device

Bad Device



去掉的方法,勾选方框项:

一定要选中

一定要选中





或者选中管子,Flatten之后删掉该层。(不推荐,很可能误删!)



建议: 画版图时,用 Layout XL 自动调管子,这样就不会出现这个烦恼。Dummy也复制已有的修改。

         调Instance 的时候记得勾选选项。
发表于 2016-5-16 15:50:50 | 显示全部楼层
什么工艺
发表于 2016-5-16 17:45:02 | 显示全部楼层
提不出管子,那是你画的管子没有跟lvs文件定义的管子对应上
 楼主| 发表于 2016-5-17 09:39:42 | 显示全部楼层
回复 2# suly


   IBM  SiGe(BiCMOS)  的
 楼主| 发表于 2016-5-17 10:21:36 | 显示全部楼层
回复 3# fzu_physics


   

extract

extract

对的,找到了LVS extract Rule。

但是有个疑问,有MULTI 那层不是应该识别成 nfet_mul么?怎么什么也提不出来?

多谢指教~
发表于 2016-5-24 10:01:14 | 显示全部楼层
LVS 形不成device 的原因有很多種, 需要具體問題具體分析.
发表于 2016-5-24 16:01:50 | 显示全部楼层
这是pdk里 layout device的约束层导致的?
多个元件可以自动排成interdigit,可能需要加cad layer 来识别和LVS check
结果形成了两种device
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 15:40 , Processed in 0.019614 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表