CDL和Verilog混合仿真，有会的吗？

jimmie · 发表于 2016-5-16 16:05:54

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如题，CDL和Verilog混合仿真，有会的吗？现在有两个电路需要协同仿真，一个CDL网表，一个Verilog网表，不知该怎么仿真，求助！！！

wilson168 · 发表于 2016-5-16 16:23:39

回复 1# jimmie

Synopsys VCS/finesim co-sim flow or VCS/XA co-sim flow 都是不錯的選擇

phoenixson · 发表于 2016-5-16 18:10:17

需要先把CDL转为spectre，然后用cadence AMS或者spectreverilog做就可以

ic小新 · 发表于 2019-12-10 15:51:58

phoenixson 发表于 2016-5-16 18:10
需要先把CDL转为spectre，然后用cadence AMS或者spectreverilog做就可以

你好，CDL怎么转为 specture，谢谢

confiope · 发表于 2020-11-27 15:56:27

同问？

cceenn · 发表于 2021-7-8 14:26:52

export cdl

noname丶 · 发表于 2021-11-2 14:45:44

楼主，现在我用vcs+xa，如何才能将verilog激励文件和cdl模拟网表连接在一起?

anonymous_es · 发表于 2021-11-2 17:43:21

noname丶发表于 2021-11-2 14:45
楼主，现在我用vcs+xa，如何才能将verilog激励文件和cdl模拟网表连接在一起?

xa里有demo，照着做就可以了

noname丶 · 发表于 2021-11-3 09:30:37

我按照例子，用verilog写testbench，想验证一个FPGA电路能行吗

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