门控时钟为不定值

杰克淡定

回复 10# wsmet


   你多虑了，综合时使用-gate_clock这个参数，DC工具会自动把符合条件的DFF的clock生成带门控的时钟，不需要在设计里纠结每个小模块的gating问题。RTL里需要通过gating来考虑功耗的，一般只针对整个IP，比如在不需要这个IP工作时，把整个IP的clock采用门控gating掉。

wsmet

回复 11# 杰克淡定


   也就是说我用两个FIFO，当一个FIFO不用的时候我将它关掉，可能跟没关掉前的功耗一样喽？？好惨

杰克淡定

回复 12# wsmet

没错，功耗差别微乎其微，因为没有工作的FIFO，由于读写使能都为0，相应DFF的clock都是gating住的，所以楼主不要在很小的模块级别去考虑时钟gating带来的功耗节省，这不是重点。

比如FIFO的写入：
always @ (posedge clk)
begin
    if (wr_en)
        fifo_buffer[addr] <= #DLY data_in ;
end
像这种不带else逻辑的DFF，综合出来的结果就是用wr_en去门控产生DFF的CK端，data_in直接连到DFF的data端。如果你的FIFO此时没有工作，wr_en为0，时钟自然就是被gating住的

wsmet

回复 13# 杰克淡定


   但是FIFO还有读指针计数，写指针计数，还有usedw计数，这些应该也有功耗吧。

杰克淡定

回复 14# wsmet

你的指针不是一样只在读写使能有效时才加减么？指针DFF的CK一样会被读写使能门控。你RTL设计都考虑到DFF级别的时钟门控了，太过了。使用always描述的DFF，只要有if没有else的条件，就可以综合成带CK gating的DFF，用不着人为设计每个DFF的clock gating