[verilog] Verilog语言的编写

甲壳虫 · 发表于 2016-4-25 20:34:34

回复 30# sun30411 我试着写了一下不知道怎么样，希望指点一下。非常感谢。

always @(posedge clk or negedge rst_n)

begin

   if(!rst_n)

      begin

      k<=0;

      l<=0;

      avg_sum<=0;

      end

   else



      if(k<=1)

         begin

         if(l<=1)

            begin

               pd_k<=pd[k][l];

               avg_sum<=avg_sum+pg_k;

               l<=l+2'b1;

            end

         else

            begin

               k<=k+2'b1;

               l<=0;

            end

end

复制代码

ltshan · 发表于 2016-4-27 09:04:35

回复 30# sun30411
谢谢您的讲解，非常受教。的确以前只考虑功能实现，而没考虑可综合与否。
我又重新写了一遍，经综合和简单波形仿真是可以的。麻烦指教。

module loop(
input clk,
output reg [7:0] i,
output reg [7:0] j,
output reg [7:0] k,
output reg [7:0] l,
output reg second_round,
output reg[15:0] avg,
output reg[15:0] temp);
initial
begin
i = 0;
j = 0;
k = 0;
l = 0;
avg = 0;
temp = 0;
second_round = 1'b0;
end
always @ (posedge clk)
begin
l <= (l == 2) ? 0 : (l + 1);
k <= (k == 2 && l == 2) ? 0 : (l == 2) ? (k + 1) : k;
j <= (j == 13) ? 0 : (k == 2 && second_round == 1'b1) ? (j + 1): j;
i <= (i == 14 && j == 14) ? 0 : (j == 14) ? (i + 1): i;
second_round <= (k == 2 && l == 2) ? (~second_round) : second_round;
avg <= (k == 2 && l == 2 && second_round == 1'b1) ? 0 : (second_round == 1'b0) ? avg + 1: avg;
temp <= (k == 2 && l == 2) ? 0 : (second_round == 1'b1) ? (temp+avg) : 0;
end
endmodule

复制代码

ltshan · 发表于 2016-4-27 09:11:58

为简单起见及着重逻辑原理实现，for循环code被简化成如下

for (i = 0; i < 14; i++)
for (j = 0; j < 14; j++)
{
  avg = 0;
  temp = 0;

  for (k = 0; k <=2; k ++)
  for (l = 0; l <=2; l++)
{
   avg = avg + 1;
}
for (k = 0; k <=2; k++)
for (l = 0; l <=2; l++)
{
   tem = temp + avg;
}
}

ltshan · 发表于 2016-4-27 09:13:55

另外，之所以把i,j,k,l等都放到模块端口，是为了仿真查看波形方便而已。

甲壳虫 · 发表于 2016-4-27 10:48:22

回复 34# lt谢谢 我想问一下你有没有256x8bit 的ram程序啊。

cxghlj · 发表于 2016-4-27 17:25:19

回复 2# 天怒法师

ltshan · 发表于 2016-4-29 22:50:38

回复 35# 甲壳虫

二维数组要转换成一维数组 reg [7:0] pd[255:0]

然后在initial里面赋值，有规律的话可以for循环；没规律的话就笨办法。

我自己试了一下，是综合成ram块的。

仅供参考，欢迎指教。

甲壳虫 · 发表于 2016-5-1 18:32:08

回复 37# ltshan
谢谢！我写了  一个RAM ，该怎样进行调用里面的数据去完成下面的操作啊，试着写了一下，感觉不太对。
for (i = 0; i < 14; i++)
for (j = 0; j < 14; j++)
{
  avg = 0;
  temp = 0;

  for (k = 0; k <=2; k ++)
  for (l = 0; l <=2; l++)
{
   avg = avg + pd[][];
}
for (k = 0; k <=2; k++)
for (l = 0; l <=2; l++)
{
   tem = temp + avg;
}
}

ltshan · 发表于 2016-5-2 21:39:22

回复 38# 甲壳虫 [/

你自己写的ram 端口定义都有些什么？我来看看怎么结合到你的应用中。说句题外话，其实FPGA上提供了RAM IP，直接拿来用即可。

甲壳虫 · 发表于 2016-5-3 14:48:36

回复 39# ltshan
因为我是刚学FPGA，一些人建议我不要调用IP核，说那些参数设置复杂。这个是我写的RAM。

module RAM(clk,rst_n,pd_k);
input clk,rst_n;
input RD,WR,cs;
input [7:0]datain;
input [7:0]address;
output [7:0]pd_k;
reg [7:0]datain;
reg [7:0]pd_k;
reg [7:0] menory[255:0];
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
menory[address]<=8'b0;
else if(WR)
begin
if((cs==1)&&(RD==0))
memory[address]<=datain;
end
else if(RD)
begin
if((cs==1)&&(WR==0))
pd_k<=memory[address];
end
end
endmodule

复制代码

谢谢。

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