[verilog] Verilog语言的编写

甲壳虫

回复 30# sun30411 我试着写了一下不知道怎么样，希望指点一下。非常感谢。

1. 
   
2. always @(posedge clk or negedge rst_n)
   
3.    begin
   
4.      if(!rst_n)
   
5.          begin
   
6.           k<=0;
   
7.           l<=0;
   
8.           avg_sum<=0;
   
9.          end
   
10.        else
    
11.       
    
12.          if(k<=1)
    
13.            begin
    
14.              if(l<=1)
    
15.                 begin
    
16.                   pd_k<=pd[k][l];
    
17.                   avg_sum<=avg_sum+pg_k;
    
18.                   l<=l+2'b1;
    
19.                 end
    
20.              else
    
21.                 begin              
    
22.                    k<=k+2'b1;
    
23.                    l<=0;
    
24.                 end
    
25. end
    

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ltshan

回复 30# sun30411
谢谢您的讲解，非常受教。 的确以前只考虑功能实现，而没考虑可综合与否。
我又重新写了一遍，经综合和简单波形仿真是可以的。麻烦指教。

1. module loop(
   
2.                                 input clk,
   
3.                                 output reg [7:0] i,
   
4.                                 output reg [7:0] j,
   
5.                                 output reg [7:0] k,
   
6.                                 output reg [7:0] l,
   
7.                                 output reg second_round,
   
8.                                 output reg[15:0] avg,
   
9.                                 output reg[15:0] temp);
   
10.                
    
11.         initial
    
12.                 begin
    
13.                         i = 0;
    
14.                         j = 0;
    
15.                         k = 0;
    
16.                         l = 0;
    
17.                         avg = 0;
    
18.                         temp = 0;
    
19.                         second_round = 1'b0;
    
20.                 end       
    
21. 
    
22.         always @ (posedge clk)
    
23.                         begin
    
24.                                 l <= (l == 2) ? 0 : (l + 1);
    
25.                                 k <= (k == 2 && l == 2) ? 0 : (l == 2) ? (k + 1) : k;
    
26.                                 j <= (j == 13) ? 0 : (k == 2 && second_round == 1'b1) ? (j + 1): j;
    
27.                                 i <= (i == 14 && j == 14) ? 0 : (j == 14) ? (i + 1): i;
    
28.                                
    
29.                                 second_round <= (k == 2 && l == 2) ? (~second_round) : second_round;
    
30.                                 avg <= (k == 2 && l == 2 && second_round == 1'b1) ? 0 : (second_round == 1'b0) ? avg + 1: avg;
    
31.                                 temp <= (k == 2 && l == 2) ? 0 : (second_round == 1'b1) ? (temp+avg) : 0;                               
    
32.                         end       
    
33.                                                                        
    
34. endmodule
    

复制代码

ltshan

为简单起见及着重逻辑原理实现，for循环code被简化成如下

for (i = 0; i < 14; i++)
for (j = 0; j < 14; j++)
{
  avg = 0;
  temp = 0;

  for (k = 0; k <=2; k ++)
  for (l = 0; l <=2; l++)
   {
      avg = avg + 1;
   }
   for (k = 0; k <=2; k++)
   for (l = 0; l <=2; l++)
   {
      tem = temp + avg;
    }
}

ltshan

另外，之所以把i,j,k,l等都放到模块端口，是为了仿真查看波形方便而已。

甲壳虫

回复 34# lt谢谢 我想问一下 你有没有256x8bit 的ram程序啊 。

cxghlj

回复 2# 天怒法师

ltshan

回复 35# 甲壳虫

二维数组要转换成一维数组 reg [7:0] pd[255:0]

然后在initial里面赋值，有规律的话可以for循环；没规律的话就笨办法。

我自己试了一下，是综合成ram块的。

仅供参考，欢迎指教。

甲壳虫

回复 37# ltshan
谢谢！我写了  一个RAM ，该怎样进行调用里面的数据去完成下面的操作啊，试着写了一下，感觉不太对。
for (i = 0; i < 14; i++)
for (j = 0; j < 14; j++)
{
  avg = 0;
  temp = 0;

  for (k = 0; k <=2; k ++)
  for (l = 0; l <=2; l++)
   {
      avg = avg + pd[][];
   }
   for (k = 0; k <=2; k++)
   for (l = 0; l <=2; l++)
   {
      tem = temp + avg;
    }
}

ltshan

回复 38# 甲壳虫 [/

你自己写的ram 端口定义都有些什么？  我来看看怎么结合到你的应用中。 说句题外话，  其实FPGA上提供了RAM IP， 直接拿来用即可。

甲壳虫

回复 39# ltshan
因为我是刚学FPGA，一些人建议我不要调用IP核，说那些参数设置复杂。这个是我写的RAM。

1. module RAM(clk,rst_n,pd_k);
   
2. 
   
3. input clk,rst_n;
   
4. input RD,WR,cs;
   
5. input [7:0]datain;
   
6. input [7:0]address;
   
7. 
   
8. output [7:0]pd_k;
   
9. 
   
10. reg [7:0]datain;
    
11. reg  [7:0]pd_k;
    
12. reg [7:0] menory[255:0];
    
13. 
    
14. always @(posedge clk or negedge rst_n)
    
15.   begin
    
16.   if(!rst_n)
    
17.       menory[address]<=8'b0;
    
18.   else if(WR)
    
19.      begin
    
20.       if((cs==1)&&(RD==0))
    
21.         memory[address]<=datain;
    
22.      end
    
23.   else if(RD)
    
24.      begin
    
25.        if((cs==1)&&(WR==0))
    
26.          pd_k<=memory[address];         
    
27.      end
    
28.    end
    
29. 
    
30. endmodule
    

复制代码

谢谢。