saradc仿真测试差别大，可能是什么原因？

typhoon222 · 发表于 2016-4-5 20:13:22

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看来是因为你没有做冗余。为了防止电容失配导致转换错误，DAC各级电容比值要小于2才行 ...
iamshuang2013 发表于 2016-4-1 10:04

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冗余是指电容阵列版图外围加两圈dummy电容么？

typhoon222 · 发表于 2016-4-5 20:15:16

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你连版图后仿都没做就去流片了啊。。。后仿结果跟前仿差4bit很正常啊，版图布 ...
zengyl 发表于 2016-4-1 10:16

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版图优化主要优化什么啊？

iamshuang2013 · 发表于 2016-4-5 23:18:17

回复 30# typhoon222

不是啊，指的是电容之间的比值。你搜一下sub radix-2，比值小于2，同时需要增加一次额外的比较，通过系统层面的冗余弥补电容失配。直接做成radix-2很危险。

iamshuang2013 · 发表于 2016-4-5 23:33:22

本帖最后由 iamshuang2013 于 2016-4-6 21:43 编辑

回复 30# typhoon222

sub-radix-2 的资料:

toka888 · 发表于 2016-4-6 08:41:21

本帖最后由 toka888 于 2016-4-6 08:44 编辑

从给出的测试图形看最低位设计精度不够。
但目前最大问题是通路输入失配问题，导致INL在中间转换点附近出现阶跃现象。这估计是电容阵失配引起的，你应该可以通过后仿真再现这个现象。

typhoon222 · 发表于 2016-4-19 10:08:39

从给出的测试图形看最低位设计精度不够。
但目前最大问题是通路输入失配问题，导致INL在中间转换点附近出现 ...
toka888 发表于 2016-4-6 08:41

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后仿也只少了0.2有效位啊~

雨丝 · 发表于 2016-4-19 16:29:01

回复 1# typhoon222

什么工艺？采样电容多大？

雨丝 · 发表于 2016-4-19 16:35:11

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10bit 电容适配应该小于0.1% 吧？我觉得主要问题是MSB和LSB之间的比值出现较大偏移， ...
iamshuang2013 发表于 2016-4-1 00:25

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不是这么算的，按单位电容，10bit需要0.5%.
未命名.JPG

typhoon222 · 发表于 2016-4-19 17:00:25

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什么工艺？采样电容多大？
雨丝发表于 2016-4-19 16:29

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.18 cmos;2588fF;

雨丝 · 发表于 2016-4-19 18:14:28

回复 38# typhoon222
片内reference buffer还是片外的？同步还是异步的？同步的话降低频率有提升吗？这样可以判断是静态匹配误差还是动态建立误差。

[统计] saradc仿真测试差别大，可能是什么原因？