PIPELINE adc仿真MDAC问题

leave22 · 发表于 2016-4-7 17:07:43

本帖最后由 leave22 于 2016-4-7 17:13 编辑

尝试回答你的问题。
1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零极点？如果运放是two-stage+miller补偿结构，是否加了调零电阻，负载变化导致极点变化？

2. 50M不满足的原因是什么，第一级输出达不到12bit-1？还是第二级？reference建立是否足够？

YQyoyo · 发表于 2016-4-7 19:08:01

回复 21# leave22

1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零极点？如果运放是two-stage+miller补偿结构，是否加了调零电阻，负载变化导致极点变化？

您好，两级运放，fold cascode+共源。相位裕度明显第二级（600f）时候好。至于开关引入极零点，我不确定。有调零电阻的

2. 50M不满足的原因是什么，第一级输出达不到12bit-1？还是第二级？reference建立是否足够？

第二级输出达不到精度要求。参考源我采用的是理想值。谢谢

leave22 · 发表于 2016-4-7 21:18:04

回复 leave22

1. 运放结构是什么，1.2pF负载和600fF负载的时候，stb相位裕度多少。开关电阻太大引入零 ...
YQyoyo 发表于 2016-4-7 19:08

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1. 您判断精度不满足要求是根据建立值20.45mV？还是FFT结果？

2. 从第一个帖子图片看，您第二级建立的时候，带宽不够，看样子也影响到了摆率，相位裕度貌似都够，尝试调小miller电容看看。

3. 关于尖峰，我觉得有种可能是这样的。仅针对您第一个帖子里+160mV/-160mV的输入，电容采样时，bottom端是VIN，top端是VCM，切换到HOLD时，bottom端连接+Vref/-Vref，如果这VIN和+Vref/-Vref相近，那么运放输入端跳变就会小点，输出跳变也会小。反之如第二级建立的时候，因为此前stage1_vout输出小，第二级电容bottom端从stage1_vout切换到+Vref/-Vref时，会引起运放输入端发生大的跳变。大的跳变对应大信号摆幅。

YQyoyo · 发表于 2016-4-8 20:30:36

回复 23# 您好，我看精度是根据建立值来看的，这样是否存在问题呢

leave22 · 发表于 2016-4-9 11:33:38

回复 24# YQyoyo

您这个建立值不准是offset还是运放建立不完全？这二者影响不一样。

YQyoyo · 发表于 2016-4-9 13:44:15

回复 25# leave22

那应该怎么看究竟是因为什么呢

YQyoyo · 发表于 2016-4-9 14:06:36

回复 25# leave22

我在输入为零的时候，输出在CK1时钟相有22.37nV,在CK2时时钟相时大概73.07pV,谢谢

leave22 · 发表于 2016-4-10 13:48:38

回复 26# YQyoyo
1. 看fft
2. 看稳态。比如最后1ns内建立是否稳定。

shisq123 · 发表于 2016-4-11 13:14:54

谢谢分享

YQyoyo · 发表于 2016-4-11 14:07:24

回复 28# leave22

单个MDAC可以看fft吗?谢谢

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