Verilog，Modelsim新手刚学，求大神帮助啊！！！！！！！

小蓉蛋蛋 · 发表于 2016-3-29 22:51:47

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仿真文件里，half_dollar的值没有变换，一直是0，不知道是怎么回事？还有就是dispense,collect,half_out开始的线是红色的，是因为没有赋初值吗？怎么赋？而最后的时候，这三个值又在变换，是因为啥啊。求大神help me，感激不尽

小蓉蛋蛋 · 发表于 2016-3-29 23:46:47

自己顶一下

michael6172 · 发表于 2016-3-30 00:34:57

dispense,collect,half_out 沒給初始值，所以等於Hi-Z

小蓉蛋蛋 · 发表于 2016-3-30 09:43:30

回复 3# michael6172

half_dollar一直是0，没有响应是怎么回事啊，这是个主要问题啊，求解决

darlingsun · 发表于 2016-3-30 14:07:47

MODELSIM仿真是要设置初始值的

小蓉蛋蛋 · 发表于 2016-3-30 14:11:49

回复 5# darlingsun

你是说，half_dollar和one_dollar也要付初始值吗

sun30411 · 发表于 2016-3-30 14:14:44

理論上是要有訊號變化才是，很怪
half_dollar / one_dollar 都是由 data_out 控制，
換個 name 試試看。
或改用 assign 。

zhengreat · 发表于 2016-3-30 14:38:42

tb里面最后一个else里面加begin end，试试

小蓉蛋蛋 · 发表于 2016-3-30 14:46:42

回复 8# zhengreat

QQ截图10.png

我晕，瞬间就好了！！！！！！！！一点小小的问题，搞了我一天，我这脑子不够用啊，非常感谢！！！！！

小蓉蛋蛋 · 发表于 2016-3-30 14:47:20

回复 7# sun30411

谢谢回答，已经解决了！

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