浙江大学60GHz锁相环

daqian90 · 发表于 2016-1-22 16:33:45

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本帖最后由 daqian90 于 2016-1-24 19:43 编辑

最近听说浙江大学基于国内40nm CMOS工艺做出了60 GHz锁相环，测试性能也很好，国内工艺模型不是只支持到20 GHz吗？请问大家知道这是怎么实现的？

micro_beckham · 发表于 2016-1-23 22:33:01

本帖最后由 micro_beckham 于 2016-1-24 22:10 编辑

国内工艺厂的模型是都是只保证20GHz以下是准确的，而且没有互连线的模型，所以毫米波的锁相环很难设计。很多人都是用Tsmc或者Global的工艺做的，它们的模型很全。
浙大说他们是改了SPICE仿真的Model，但是不知道浙大是怎么改的。
这个是浙大微电所的60 GHz PLL的新闻报道。
http://www.isee.zju.edu.cn/ic/re ... d=14&object_id=4139

semico_ljj · 发表于 2016-1-24 16:24:49

回复 1# daqian90

国外不是很早就出来了吗

daqian90 · 发表于 2016-1-24 19:15:57

本帖最后由 daqian90 于 2016-1-25 08:59 编辑

国内工艺厂的模型是都是只保证20GHz以下是准确的，而且没有互连线的模型，所以毫米波的锁相环很难设计。很多 ...
micro_beckham 发表于 2016-1-23 22:33

登录/注册后可看大图

谢谢你的回答。改模型前相噪频偏1M处只能到-70多db，修改模型模型后能到-90多db，浙大微电子确实牛！

673741088 · 发表于 2016-1-25 16:20:21

回复 1# daqian90
还是回复一下的好，这个东西并没有那么神奇。哈哈。国内的工艺很多都是从国外买的知识产权，买的时候做了很多限制，比如只能使用在10GHz以下，其实模型是支持更高的频率。ZJU之所以没有说是哪一家流片，原因就在于此。只能说这么多了。

zsf1986 · 发表于 2016-1-26 15:49:32

本帖最后由 zsf1986 于 2016-1-26 15:50 编辑

我们浙大用国内厂家提供的模型做60GHz PLL,2014年得到的第一次流片结果如第一张所示，相噪只有-73dBc/Hz@10M，

根据这张图，我们找到了原因并修改了模型，在2015年第二次流片时，即得到了如第二张图所示的较为理想的结果，相噪-110dBc/Hz@10M，-92dBc/Hz@1M

我们的流片厂购买半导体制造设备时和美国签订了出口限制条款，高性能PLL在不能制作条例之内。所以不能说。

xiaowanzi88 · 发表于 2016-1-27 11:24:33

本帖最后由 xiaowanzi88 于 2016-1-27 11:27 编辑

４０nm这玩艺也就smic的啦！都公开的秘密了，国内难道还有第三家在折腾40nm工艺？
另外有一个问题：实验室做出来的IC,测试结果是wafer level还是封测的结果?量产批还是MPW?
产业界最关心的是量产一致性,市场需要的是批量生产的产品而不是工艺品哦.

semico_ljj · 发表于 2016-1-27 14:05:54

回复 7# xiaowanzi88

别人是科研！也就是发发论文而已

xiaowanzi88 · 发表于 2016-1-27 14:34:02

回复 8# semico_ljj

谢谢提醒! 呵呵~~

daodai · 发表于 2016-1-27 16:48:02

看到59GHz到61GHz 我相信是发发文章玩的了 60GHz应用时要7-9GHz带宽的

[求助] 浙江大学60GHz锁相环

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