verilog简单的求差模块，功能仿真总是不正确，各位指点一下。谢谢

sshhrr · 发表于 2016-1-21 11:45:13

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本帖最后由 sshhrr 于 2016-1-21 15:13 编辑

ek2就是求yt-rt,ek1就是延迟一个周期的yt-rt，在一个周期就是ek2，我的仿真结果不对啊，是不是程序问题，谢谢

module qiucha(clk,yt,rt,ek0,ek1,ek2);
input clk;
input [7:0]yt,rt;
output[7:0] ek0,ek1,ek2;
reg [7:0] ek0,ek1;
wire [7:0] ek2;
assign ek2=yt-rt;
always@(posedge clk)
begin
ek1<=ek2;
end
always@(posedge clk)
begin
ek0<=ek1;
end
endmodule
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