verilog语言12x12位有符号数代码

whz7783478

回复 10# cfpdl

决定是23位还是24的要素是你的乘数或者被乘数是否能取负的最大。也即-2048.如果能出现这种情况，就是24位。你的代码如果在不出现-2048的情况下是没问题的

z894811350

回复 9# cfpdl


   我用你的代码试了一下，加入4*4的乘法计算，1001*1001就是不对，如果数据接口进来的是补码(可能你的是其他设备进来的数据吧)，那你这种计算方式是对的，感觉fpga代码里面好像都是直接计算的。   判断23位还是24位就像whz7783478 说的那样，感觉你可以用计算器试一下，这样自己就清晰了。
    如果我说的不对请纠正

cfpdl

回复 12# z894811350


   我是到时还要在modelsim上仿真，我被测试程序输进来的是原码，好像在网上看到说不用考虑补码什么的，我改了一下程序，但用quartus仿真波形不大对

module mult12X12(clock,dataa,datab,result);

output [23:0] result;

input clock;

input signed [11:0] dataa;

input  signed [11:0] datab;

reg signed [11:0] dataa_reg;

reg signed [11:0] datab_reg;

reg signed [23:0] result;

wire signed [23:0] mult_result;

assign mult_result =dataa_reg*datab_reg;

always@(posedge clock)

  begin

   dataa_reg<=dataa;

   datab_reg<=datab;

   result<=mult_result;

   end

endmodule

cfpdl

回复 11# whz7783478


   我的数里有-2047，没有到-2048，还是不大确定在modelsim要不要用补码，能帮我看看我改了之后的我程序吗，在楼下

z894811350

1、你加上复位试试
2、你是要把进来的数据锁住还是输出的数据锁住
我写一个简单的锁进来数据的例子
assign mult_result =dataa_reg*datab_reg;
always@(posedge clock)
begin
    if(!rst_l)
    begin
        dataa_reg<=12‘d0;
        datab_reg<=12’d0;
    end
    else
    begin
    dataa_reg<=dataa;
    datab_reg<=datab;
    end
end
3、要不要补码你可以用计算器算，感觉第23位不足以判断就用24位(个人感觉是，我也没弄过)

cfpdl

回复 15# z894811350


   额，这是我的fir滤波器原理图，就是数据输入进来通过移位寄存器，每个都乘法器实现x(n-k)*h(k),我也不清楚你说的要锁住哪个，还有为什么要加复位

z894811350

回复 16# cfpdl


   我是看到你那里有乱数据，所以想着让你复位试试。   看你的仿真结果输出的乱，感觉是没控制好。

cfpdl

木人了1啊啊

battyson

太难受了  下个书  要几十个信源

董小三

12乘12输出是24位的，包括符号位