rtl 组合逻辑时序违约时如何高效插入寄存器

luoyanghero · 发表于 2016-1-9 08:41:20

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一般来说一个乘法结束后插一拍，一个大位宽的加法结束后插一拍，插拍的依据是根据dc报出来的延迟表来决定的。比如300m时，将不同位宽的加减乘放到dc里面，它会给出一个延迟，从而可以制作一个延迟表。在将算法翻译为rtl的时候，如何根据这个延迟表快速的插入寄存器？先不考虑除法。

luoyanghero · 发表于 2016-1-9 08:47:34

沙发。传统的方法是手工的一级一级的插拍。有没有根据工具来辅助插拍的？
比如我将没有插寄存器的代码画成rtl图，在图上进行排列，然后在某一段上一刀切下去就可以方便的插一拍？有这样的辅助工具吗？

南宫恨 · 发表于 2016-1-9 10:57:19

回复 2# luoyanghero

DC有一个功能叫retiming 他会重新排列你的rtl组合逻辑和寄存器的位置，使他从整体上来看，功能跟你写的rtl是一样的，并且满足时序。但是这么做，一致性检查根本过不了，因为这就相当于重新写了rtl代码，所以这功能基本不会用。要想做到整个项目工程的完整与一致，请仔细分析各个路径，自己决定在哪插入寄存器，毕竟工具在聪明，也没有你聪明，这样整个项目，可控可追。