关于sdc约束的小问题

天蝎座杀羊 · 发表于 2016-1-4 11:24:47

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我设计了一个小项目，功能仿真是可以的，现在需要时序仿真了，是否要先写sdc约束文件？我程序中有两个分频时钟，周期分别为10ms和500ms，但晶振周期是100ns，我该怎么写这3个时钟，我写的时候总说数值is not valid？还有输入和输出约束的数值是自己随便设置的吗？求各位大神解惑！

天蝎座杀羊 · 发表于 2016-1-5 23:10:46

没人回答吗？分频的太大了吗？

fkl523 · 发表于 2016-1-6 19:01:56

回复 2# 天蝎座杀羊

你系统中最大时钟是10M，只要功能仿真对，根本不用时序约束了。。

hhpingyear · 发表于 2016-1-6 22:19:21

回复 1# 天蝎座杀羊

create_clock -name clk -period 100 -waveform [0 50] [get_ports ***]create_generated_clock clk1 -source [get_pins **] -mulitply_by 100 [get_pins **]
create_generated_clock clk1 -source [get_pins **] -mulitply_by 1000 [get_pins **]
输入输出约束不是随便设置的，它根据FPGA外部特性来约束的，你可以参照相关文档约束。
一般是 max_output = max pcb trace + Tsu ; min output = min pcb trace - Th

天蝎座杀羊 · 发表于 2016-1-6 22:42:16

多谢两位的建议！

nickyanghy · 发表于 2016-1-7 09:39:08

建议不要分频，用mmcm或者pll。这些产生的时钟会自动进行约束，只需要约束输入的时钟。若一定要分频，分频完的时钟一定要接bufg，然后再进行周期约束，还是用第一种方法比较好~

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