PLL jitter simulation的几个疑问

danglang

回复 9# 模拟IC工程师


   这个噪声随机数是什么意思呢？不太清楚啊。能解释下吗？看那个help文档也看不太懂说的啥。。。。。。

danglang

回复 7# knockknock

这个第2步是怎么实现呢？因为自己做的电路肯定还有电源地的pin，但是那个symbol只有输入输出pin啊。这样就能仿真吗？仿真后的macro model 是放在什么位置啊？跟我的子电路放在一个cell里似乎不行啊。

模拟IC工程师

回复 11# danglang


   模拟噪声的影响，但噪声的幅度只是用户自己设的，且无法模拟元件的噪声

danglang

回复 13# 模拟IC工程师


   这个噪声是指的哪种噪声啊？电源噪声还是器件的热噪声或者白噪声啥的？

knockknock

回复 12# danglang

电源地pin可以加的，不影响仿真。再不行也可以把电源地加在symbol内部。最主要的是testbench的几个port的instance name要对。仿真完了之后会提出来一个.mat文件，要对抽取出来的PPV模型仿真就有把这个.mat文件路径填到symbol里面

fuyibin

   

回复  fuyibin


   那在流片前如何确定自己的设计是否符合设计指标呢？不通过仿真还有什么办法？
danglang 发表于 2015-12-13 15:14

                               
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对于pll的设计来说tran仿真只是验证pll的功能，能不能正常锁定，lock需要多长时间
pll jitter这个指标需要通过pss仿真得到vco的phase noise，charge pump phase noise，
在通过pll环路参数，计算出pll close loop下的phase noise，自然也就得到pll 的jitter
如果在tran仿真中看到就几十上百ps的jitter，那可能是个function bug

danglang

回复 16# fuyibin


   noise aware 这个流程跟你说的这种方法应该类似吧？只不过是通过仿真工具完成了这个计算过程？是不是？

fuyibin

回复 17# danglang

不知道noise aware是个什么东西。反正没人用tran去看pll jitter。

danglang

回复 18# fuyibin


   spectreRF自带的一个仿真锁相环的流程，先是各个模块跑pss+pnoise。vco是个table，pfd+cp和divider是verilogA模型。LPF是原电路，将这些模型列在一起再跑pss+pnoise。

目前在实验这个方法，但是还不成功。

fuyibin

回复 19# danglang

直接用matlab算一下就可以了
先仿真得到vco phase noise，然后乘上传输函数