请教Synposys DC中的时序约束问题

justfigo · 发表于 2015-11-29 11:31:26

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问题如下：
模块的输出都是D触发器的Q端，现在模块a->b->级连，
需要约束模块b的input和output 的delay
set $min_clk_to_q 0.9
set $max_clk_to_q 1.5
约束input_delay:
set_input_delay $max_clk_to_q
这个好理解，最恶劣的情况。
set_output_delay [expr 10-$min_clk_to_q]
10指的是时钟的周期
这个约束感觉有点奇怪，因为如果这样约束就要求所有的outport都要在0.9ns内完成数据的输出，
但0.9ns是最好的情况，对于大多数的DFF都是不能满足的，难道我的理解有问题？