PLL分频后的输出精度，能否比输入参考时钟的精度高？

coolcc19841030 · 发表于 2015-11-26 15:18:21

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目前项目遇到一个问题，就是SYNCE输出参考时钟精度太差，达到40PPM以上，现在需要确定是否SERDES CDR的时钟精度有问题【SERDES RX】？还是PLL分频后的精度有问题，但是PLL相关技术人员说，PLL的分频输出，不会改变输入时钟精度。
本人对PLL这块了解不多，求助各位大牛

yizi0000 · 发表于 2015-11-26 15:47:05

锁相环就是跟踪参考输入的，参考源差的话，锁相环改善不了精度。

lwjee · 发表于 2015-11-26 16:12:31

40ppm已经很好了。 CDR可以tolerant一部分Freq Offset，肯定不止40ppm

fuyibin · 发表于 2015-11-26 17:19:12

本帖最后由 fuyibin 于 2015-11-26 17:25 编辑

我觉楼主提了一个含糊的问题，时钟精度40ppm是指的什么
晶振通常是用ppm来标的，来表示频率稳定度，一般也是几十ppm，这应该理解为平均频率与标称频率的偏差
对于pll 的输出clk来说，通常用jitter 和 phasenoise 来衡量，这是短时间的，或者是关心其频谱的
对于serdes来说，低频jitter一般是不关心的，需要关心特定带宽内的jitter
最后再回到标题的问题上，pll是锁定输入参考时钟，
如果要说长期的频率稳定度，那么pll输出最多也就和输入一样
如果要说jitter，那就不一定了，应为pll是一个低通系统，如果参考输入有许多高频噪声，会被滤除，但是pll也会引入自己的噪声

lwjee · 发表于 2015-11-27 13:07:27

回复 4# fuyibin

CDR还是要考虑频偏的。

fuyibin · 发表于 2015-11-27 13:11:54

回复 5# lwjee

5000ppm的ssc都能track，还在乎几十ppm的频偏？

lwjee · 发表于 2015-11-27 15:52:34

回复 6# fuyibin

这个要看CDR的结构。

lzmzn · 发表于 2021-11-16 09:40:23

不懂

[求助] PLL分频后的输出精度，能否比输入参考时钟的精度高？

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