关于VerilogA的一个语法问题

bomb40

回复 10# 灵淼

`include "constants.vams"
`include "disciplines.vams"
module over_voltage_protect_6v(OUT, GND, VDD, VIN);
inout VDD,GND;
input VIN;
output VOUT;
electrical OUT, GND, VDD, VIN;
parameter real Vref_high=6.6;
parameter real Vref_low =6.27;
parameter real Out_high=5;
parameter real Out_low =0;
integer out;
analog begin
@(initial_step) out=V(VIN)>Vref_high?1:0;
@(cross(V(VIN)-Vref_high,1)) out=1;
@(cross(V(VIN)-Vref_low,-1)) out=0;
V(VOUT)<+transition(out?Out_high:Out_low,1n,1n,1n);
end
endmodule

dch

回复 21# bomb40


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shaohaijun

回复 11# wind20


大神请教一下，input [4:0] vi;
                     output [30:0] vo;






用case语句：
        case(vi)
           (00000):vo=0000000000000000000000000000000;
...


大神这样会报错，请问怎么解决啊，，小弟刚学veriloga ，不是很懂。