insert_stdcell_filler试图在有stdcell的地方插filler后报错

abao123

回复 7# jingmeng1503
你好，你的问题解决了吗？目前我也遇到到了相同的问题，tsmc16nm工艺，两个不同的VT之间本来不需要插入filler（ULVT和LVT），但是工具报这个地方Error: cannot satisfy min width rule at (0.52, 0). (APL-095).按照你帖子里面的把set legalizer_consider_vth_spacing false设置为false，结果是Error: cannot satisfy min width rule at (0, 0). (APL-095)，很困惑，盼回复

korchagin

回复 11# abao123


   这是因为16nm的工艺有advance rule，你要挪std cell

abao123

回复 12# korchagin
谢谢你的回复，在check_lega的时候的确有这样的warning：Warning: There is an "Advanced Technology Rule" violation with cell xxxx (DPI-059)，请问下这样的warning是什么意思？没有搞太清楚，如果要fix的话如何fix呢？目前design采用manual place。

另外你说的需要挪cell，是从哪方面考虑？？
谢谢

korchagin

回复 13# abao123

注意OD和VT的问题

abao123

回复 14# korchagin
能说的具体点吗？ 个人理解主要针对width< 2*pitch or 3*pitch 的invd0、bufd0之类的cell考虑vt和OD的area，但在icc中报的advanced technology rule好像不是在这些cell上。报warning的这些cell VT和OD都没有问题

jingmeng1503

回复 13# abao123


   你看一下tech file, 找到 LAYER ULVT和 LAYER LVT, 里面有min width 和min spacing的定义, 同一种vt的cells的宽度不能小于tf中定义的值。16nm工艺应该不能将
legalizer_consider_vth_spacing设置为false, 你可以将其他vt的cell挪开一点。

为什么你设为false还是报错那就不理解了。

abao123

回复 16# jingmeng1503
谢谢你的回复，tf里面关于vt的min space和min width的value都是0.36。这个对不规则vt如何理解，比如现在用到“凹”形VT。如果看整个cell的vt，是满足条件的，如果仅仅看右边凸出的那部分，是小于0.36，这个没太搞明白。

jingmeng1503

回复 17# abao123
    一般vt和cell的形状是一样的，你可以看一下lef。

abao123

回复 18# jingmeng1503
那仅仅是通常情况下，想xor2、xor3的注入成都是不规则的。

如图所示

abao123

回复 18# jingmeng1503
如#19中图片所示，ULVT及LVTcell之间按理不应该插入filler，但是在insert filler的时候就报vt error，在此需要插入filler。把这两个cell放在virtuoso中单独check，发现没有vt方面的drc error。