请教virtex6时钟源的定义

atlandis · 发表于 2015-10-16 16:17:35

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在v6的项目中，我看到时钟源的定义：

NET "i_clk" TNM_NET = "i_clk";
TIMESPEC TS_i_clk = PERIOD "i_clk" 15.151 ns HIGH 50 %;
NET "i_clk" LOC = U23;

这是这个66M的时钟源，我想知道，这个66M的时钟是由片外晶振提供的么？
是固定的66M么？还是可以修改period来任意指定时钟频率？
只有U23的pin上才接有晶振么？

谢谢大家

yizi0000 · 发表于 2015-10-18 16:54:51

本帖最后由 yizi0000 于 2015-10-18 16:57 编辑

有LOC约束，应该是外部提供的时钟输入，还要再看一下UCF或顶层文件中对该引脚声明的是输入还是输出；片外的时钟源一般应该是固定的，不能任意指定，除非是由可配置的锁相环或时钟分配器提供的；
时钟输入引脚的位置，跟你所用的电路板有关系，电路应该就是这么设计的。