altera 时钟切换问题

luzent

小弟在做Altera FPGA验证时，碰到个棘手问题，望各位大侠指教，具体如下：
PLL分出2个clk，clka & clkb
clkb 经过可configuration 的分频电路得到clkc。
clka 和clkc 过altclkctrl 做clock muxing。
quartus II fitter 报错（15836）.
我看altclkctrl 作clk mux时好像很多限制。
这种case怎么搞？各位高见。
谢谢！！！

ddxx

回复 1# luzent


    可以将clka接到“cyclonev_clkena”试试。

luzent

回复 2# ddxx
那clk mux 的选择信号怎么接啊？不要了？

ddxx

回复 3# luzent
那个primitive是用来连接不同时钟区的时钟的，相当于一个桥，CLK MUX还是需要的。
如果搞不定，可以试试我给你的附件。