Xilinx chipscope不能区分观测的信号接在内部代码的哪个信号上？

naijgnay · 发表于 2015-9-6 19:43:55

本人用了GTX IP核生成的一个example design工程，工程中通过代码例化调用了chipscope的ICON、ILA、4个VIO，但是在chipscope pro中所有的信号都是通用的总线命名，完全无法看出连接的是内部哪个信号？比如ILA核中的信号只能找出Verilog定义中的连接才能知道是内部哪个信号，这样查看非常麻烦。还有4个VIO完全无法区分哪个VIO是接在Verilog中的哪个VIO中？如下图所示
S3_Y}NC3P]MFO9H5Z225I.png

哪位大神知道怎么使上面的VIO等的名字显示位Verilog中的例化名，信号名显示为Verilog内部信号名吗？多谢

xcrabx77 · 发表于 2015-9-6 19:43:56

icon 有0-5共6个ctrl，每个对应的ctrl对应的vio就是chipscope的对应的unit。

naijgnay · 发表于 2015-9-7 15:42:59

回复 2# xcrabx77
这样还是要对照原设计代码才知道接的是内部哪个信号,还是很麻烦啊，有没有什么办法让它显示为内部的信号名呢

菜鸟要飞 · 发表于 2015-9-7 16:34:41

只能自己根据比特位来改吧，然后保存就行，第一次改一次，以后就不用了

naijgnay · 发表于 2015-9-7 18:34:02

回复 4# 菜鸟要飞

嗯，只能这样了

xiaohuozi · 发表于 2015-9-7 21:56:29

1.使用corgen例化同样大小的ila,vio，生成的文件中找到.cdc后缀的文件
2.那个cdc文件的trig0[x]就是和ila，vio 的每位信号一一对应对应的
3.将代码中的每位内部信号名替换掉cdc文件中的trig0[x]，借助ueditor的列编辑更快
4.在chipscope中的unit处右键import cdc文件，把刚刚修改好的cdc文件加载进去就可以了
这种方法比在chipscope中一位一位的改，第一次可能慢，但cdc文件编辑熟悉了，就快了

dspmimo · 发表于 2015-9-9 21:39:03

我一般都是在程序中，需要查看的信号前插入mark_debug，然后自己添加到ila中，这样可以避免信号综合后发生变化。
vhdl和verilog插入的语法可以自己查文档。

naijgnay · 发表于 2015-9-10 17:02:34

回复 7# dspmimo

可以试试，多谢！

gg9132qq · 发表于 2015-9-12 23:57:13

回复 6# xiaohuozi

这个方法不错可以试一试学习一下

gg9132qq · 发表于 2015-9-13 00:00:01

回复 6# xiaohuozi

这个方法不错可以试一试学习一下

[求助] Xilinx chipscope不能区分观测的信号接在内部代码的哪个信号上？

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