ESD致寄存器错乱

lihaiqi208 · 发表于 2015-8-28 12:43:56

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本帖最后由 lihaiqi208 于 2015-9-1 00:10 编辑

SOC芯片上电正常工作情况下，击打系统级ESD（air&contact）时，容易出现寄存器错乱问题。关于
1 系统级ESD时，数字电路看到的电源、地线波形怎样，幅度多大
2 如何干扰时序电路工作
3 有什么方法提高SOC芯片抗ESD干扰能力
请有过类似经验或者看过相关文章的高人不吝赐教。

DOONPENG007 · 发表于 2015-8-30 13:56:13

贵司的产品需要多高的 ESD level？
片上的ESD solution能更好的抑制ESD

DOONPENG007 · 发表于 2015-8-30 13:59:47

我们是专业做片上的ESD 集成，可以定制化的开发片上ESD solution 4KV,8kv,15kv,30kv，

jian1712 · 发表于 2015-9-1 17:55:11

回复 1# lihaiqi208

air/contact放电后，芯片有没有挂掉，能否找到坏点
air/contact放电后，芯片电流会不会增大
如果电流增大了，是什么表现，能否维持的住
ESD用的什么样的

问题描述的详细点，大家一起看看

lihaiqi208 · 发表于 2015-9-2 23:17:22

回复 4# jian1712
芯片在6K系统级左右出现寄存器错乱，芯片工作状态会乱，此时reset或重新启动，芯片能够正常工作，没有出现电流偏大或IO二极管偏移等永久失效现象。

lihaiqi208 · 发表于 2015-9-3 01:22:55

回复 4# jian1712 谢谢您的推介，关于器件级、电路级、和全芯片设计，我们已经有了设计流程，只是存在一些不常见的问题

albertyin · 发表于 2015-9-19 15:42:49

系统级ESD时, 各电压源/地的电位会发生错乱.
例如, 板级正向ESD时, 假设某引线A为第一放电点, 则此线的电压会高过VDD/VSS. ESD level越高, 相应的电压越高. 而芯片的电源/地会通过内部的ESD保护电路, 也会被抬高(具体抬高幅度与板级引线的电压差和ESD保护电路结构, bonding wire电感值大小有关), 电源/地被抬高的幅度会不一致. 当内部的寄存器在翻转的时间点遇到这种(电源/地之间)电压差变化时, 依电压差变化的大小会引起setup/hold time变化, 寄存器功能失效 (这种电压差可能到VSS高于VDD).
可以email albertyin@163.com 或albertyincb@gmail.com 咨询

dioporco · 发表于 2015-11-3 04:05:02

Interesting, use transil ?

lihaiqi208 · 发表于 2015-11-7 18:48:15

回复 7# albertyin
好久没上eetop，谢谢大神的回复，我们在相同环境（同样的测试板子）下测试自己芯片和国外友商芯片，发现他们没有相似问题，因而片内也许会有一些方法来避免，大神有什么思路指导一下

albertyin · 发表于 2015-11-8 16:21:26

国外芯片如果把ESD电压再往上升, 还是会出现这样的问题的, 设计上可以减弱ESD冲击的影响, 但是无法消除.
板级和片内都需要一些设计考虑.
对片内来讲, 如果确定是VDD/VSS瞬态变化的影响( ESD冲击也可能瞬态改变信号I/O口的信号电平, 使芯片的状态发生变化), 则设计上可考虑几点:
1. 提高standard cell的noise margin
2. 使逻辑部分VDD/VSS趋于同步变化, 例如芯片内standard cell行列中放置decoupling capacitor.
3. 如果可能, 使寄存器所在VDD/VSS与芯片外部或I/O部分的VDD/VSS存在一定的隔离度.
4. 其它可减少VDD/VSS之间压差变化, 或压差变化的影响的措施.

[其它] ESD致寄存器错乱

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