verilog 问题

1804217364 · 发表于 2015-8-28 11:03:01

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请问这个问题怎么解决呢？

高瞻forever · 发表于 2015-8-28 11:23:24

本帖最后由高瞻forever 于 2015-8-28 14:02 编辑

首先，过程赋值应该使用非阻塞赋值，即：shift[7] <= sda
其次，通常的always语句写法为：always@(posedge scl )
再次，如果你的task是为了串并转换，那么串并转换直接用以下方式，可能更好：shift[7:0] <= {shift[7:1] : sda}
即是说：always @(posedge scl)
                  shift[7:0] <= {shift[7:1] : sda} ； (从低到高)
或：
         always @(posedge scl)
                  shift[7:0] <= {sda : shift[6:0]} ; (从高到低)

这样使得代码简洁，且不易出错。

sme-ic · 发表于 2015-8-28 17:06:12

你这程序仿真还行，能综合才怪呢。。。

acgoal · 发表于 2015-8-28 22:59:35

回复 1# 1804217364

真心的说，你的可综合verilog的能力有所加强。要抱一本书好好看看了。

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