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[求助] Verilog或者VHDL中的细节问题

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发表于 2015-8-19 19:07:21 | 显示全部楼层 |阅读模式

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请问,在 硬件描述语言中,
①  y=a+b+c+d;(“+”为或操作)

②  x=a+b
     z=c+d
     y=x+z

这两种描述的 延迟 有区别吗?
推荐 使用 那种 描述!!!???
发表于 2015-8-20 09:09:17 | 显示全部楼层
如果是4个输入的话, 我个人觉得1比较好. 原因在<深入浅出玩转 FPGA 吴厚航 特权同学 高清完整版 329页 书签版>里有说明~求指点~
发表于 2015-8-21 09:14:16 | 显示全部楼层
Y=(A+B)+(C+D)
这样比较好,3级变2级,速度得到提升
 楼主| 发表于 2015-8-21 10:04:11 | 显示全部楼层



这位大哥,能不能 指点下 ,大概 在这本书的 第几章???
发表于 2015-8-21 11:05:53 | 显示全部楼层
回复 4# 坤子
30页
发表于 2015-8-23 00:37:18 | 显示全部楼层
這就是要考慮到合成後的timing跟resource 的問題了
发表于 2015-8-23 00:52:40 | 显示全部楼层
如果是组合逻辑,在rtl是有区别,真正到了map后,都是用一个4四输入lut来时序,所以时序没有区别。如果是时序逻辑,和pipeline有关,应该用阻塞语句。
发表于 2015-8-25 15:36:12 | 显示全部楼层
从综合的角度看,建议使用第二种表达方式。主要是timing比较好,还有使用的加法器输入位宽小。还有就是资源复用的考虑。
发表于 2015-8-30 09:12:48 | 显示全部楼层
学习了,谢谢!!!!
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