icc pad timing疑问

a1677

请问各位：
双向IO，带上拉（可配置）。
PAD已经设了set_drive 0(无限驱动能力)，set_load 0（最小的load）。
另外，lib中PAD本身的cap为5.42.
PAD上有4.12ns的delay，怎么来的？感觉没有道理，怎么去除？
请高手讲解，因为这个delay太大了，PAD到reg的timing不能meet。
谢谢！

icfbicfb

pad delay就是4~8ns这么大的，很正常，因为驱动pcb上的电容很大，

可以调整io 约束来达到timing

core到pad 外面的delay很大，反过来，pad进core里面delay很小，在1ns以内，一般

a1677

回复 2# icfbicfb


  icfb版主大哥，我还有疑问，请帮忙解答。1.我没办法理解这个4.12ns的delay的来源在哪里？从*号判断，这是icc反标上去的，那么它一定是经过计算得到的值，通常应该是根据.lib(.db)来查表得到吧，但是.lib中只是描述了输入时PAD-->C及IE（input en）-->C,输出时I-->PAD及OEN-->PAD的table。那么这个input port（mcu_p20_PAD）到pin(mcu_p20_IO/PAD)之间的delay根据什么计算出来的？从图中只能看出这个PAD本身的cap比较大，但是这个信息量不够啊。
2.项目中类似的PAD有一批，mcu的PAD，你懂的。比如mcu_p21_PAD这个点delay value=4ns,mcu_p10_PAD同样位置的delay value=1.54ns，个个PAD（选了同样的 io libcell）都是不同的。咋理解？
3.咱们论坛以前有人问过类似的问题，有人说双向IO输出可能反馈到输入。跟这个有关系吗？就算是有反馈的情况，也得在.lib中有路径有table才成立吧？如果没有相应的路径和table，反馈就是没有根据的，我不可能disable掉一个根本部存在的路径，对吗？

a1677

回复 2# icfbicfb

PAD电路是这个，病急乱投医，我尝试设置了caseanalysis REN=1或者=0，以及disable timing IE->C,disable timing OEN->PAD，对这个地方的delay都没有任何影响。 不知如何是好了。

icfbicfb

你看.lib 里面， I到PAD的delay就是这个值， 从pad到C的值就比较小，

a1677

非常感谢大侠 的回复，我还得继续追问，请不要嫌弃！
我的路径是报告从PAD-->IO/C-->reg,也就是是input到reg的timing，为什么tool要把输出路径I-->PAD的delay加到我的输入路径上呢？而且加在最前端，相当于是报告I到PAD再到C再到reg的timing了，这个很怪异啊？

a1677

求牛哥s继续解答我上面的疑问，谢谢。

icfbicfb

发整条路径report，完整的

a1677

a1677

已经贴了完整的report，这个report在mcu_p20_PAD(port)与mcu_p20_IO/PAD(pin)之间有4.71ns的delay就是我不解的地方。谢谢。