在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1695|回复: 3

[求助] 怎么set io delay 值

[复制链接]
发表于 2015-8-7 16:45:49 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
如果有一个output pin A ,它有两个timing path ,P1,P2 分别 对这一个output pin 有输出,
并且P1 属于 clka, P2 属于clkb,clka跟clkb,在design的其他地方有talking,但是在port A
没有talking。

哪位大神能指点一下,这个output A的 delay 值怎么设呢??
发表于 2015-8-7 17:24:41 | 显示全部楼层
可以-add_delay的,针对不同的clk, 分别设就行了
 楼主| 发表于 2015-8-8 00:05:28 | 显示全部楼层
回复 2# icfbicfb


    这个我知道,如果你这样设
set_output_delay  value   — clock clka  A
set_output_delay  value   — clock clkb  A  —add_delay
icc 就会在A 点检查从clka到clkb的timing,开始我已经说了,
在A点两个clk没有talking,但是在design的其他点有,所以也就
没法设从cka到ckb设false path  !!
发表于 2015-8-11 10:28:53 | 显示全部楼层
回复 3# 501940245


    一般io会用virtual clock的。create 两个virtual clock。如create 了vir_clka和vir_clkb。用这两个来约束io。然后把vir_clka与clkb设为异步set_clock_groups asyn ......。具体命令自己查下。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 11:52 , Processed in 0.016362 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表