内部迟滞比较器设计误差

toyz · 发表于 2015-7-28 22:05:01

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请问各位先进,就是我使用内部迟滞比较器设计侦测输入HI/LO threshold的功能,而内部迟滞比较器的正端为输入讯号,负端为参考电压(是利用LDO经分压电阻产生的)目前遇到一个问题,设计完的HI/LO threshold与hysteresis皆符合SPEC,但实际量测出来HI/LO threshold却shift 60mV, hysteresis 也增加想请问会是有什么因素才会得到这样结果?

hszgl · 发表于 2015-7-29 10:53:46

工艺漂移和温度变化都会导致这样的结果。你在设计的时候就应该跑全Corner看看hysteresis会cover哪些区域。

toyz · 发表于 2015-7-29 23:39:07

回复 2# hszgl

PVT 我在设计时都有考虑,但变异程度皆没量测时这么大

hszgl · 发表于 2015-7-30 08:31:42

你的ldo的out有没有接出的pad，有的话测一下阈值的变化是不是电压的漂移引起的。
hysteresis的增大有多大？比仿真cover的区间大多少？

toyz · 发表于 2015-7-30 11:36:40

本帖最后由 toyz 于 2015-7-30 11:37 编辑

回复4# hszgl

LDO还满稳的,电压量测大约与设计变化2.2%.
设计在5个corner,25 degree C:VH Threshold=363~367mV,VL Threshold=278~290mV,迟滞约80mV;而实际量测到的大部分约VH Threshold=42X mV,VL Threshold=33X mV,也就是实际量测到的比设计大约Threshold 50~60mV,迟滞约大10~20mV.

Threshold 会因VOS而产生这样结果吗?还是说内部迟滞比较器本身就不具准确性?还是量测的手法问题?