在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2668|回复: 4

[求助] clock source latency问题

[复制链接]
发表于 2015-7-13 11:37:53 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
report_timing -path full_clock时,capture path和launch path用的是同一个时钟PLLCK_MUX,报出的结果显示launching path的clock source latency是2.68,capturing path的clock source latency是2.36,为什么同一个时钟的clock source latency还不一样啊?ocv会影响clock source latency吗?
发表于 2015-7-13 13:34:12 | 显示全部楼层
derate吧, 估计你加了
 楼主| 发表于 2015-7-13 14:12:43 | 显示全部楼层
本帖最后由 梦想的东南 于 2015-7-13 14:18 编辑

回复 2# icfbicfb
恩恩,设置timing derate了,用了下面的值:set_timing_derate -early 0.95
                                       set_timing_derate -late  1
但是用capturing path的clock source latency 2.36除以0.95结果也不是2.68啊还有,icfbicfb大,您感觉.18工艺有必要设置timing derate吗
发表于 2015-7-13 17:38:05 | 显示全部楼层
90nm以下才需要,
 楼主| 发表于 2015-7-14 11:08:05 | 显示全部楼层
回复 4# icfbicfb
恩恩,I see,谢啦哈
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-15 06:09 , Processed in 0.020598 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表