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查看: 2701|回复: 4

[原创] 一个DC综合的问题

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发表于 2015-7-12 23:55:15 | 显示全部楼层 |阅读模式

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我在做NC-verilog后仿的时候,波形里面没有延时。我估计是DC综合出来的网表,或者延时文件有问题。最后排除了延时文件的问题,可是又不知道为什么网表有问题。综合过程中要设置一些参数,比如时钟clk,复位rst,输入输出延时,面积,扇入扇出等,现在想请问下这些参数设置有没有需要特殊注意的地方?(我手上有一个老师给的DC综合资料,我就是按照那个上面设置的参数,不过那资料是针对另外一个代码的。)
发表于 2015-7-13 08:53:00 | 显示全部楼层
没反标成功吧
发表于 2015-7-13 10:39:31 | 显示全部楼层
流程很混乱,很难说清楚
 楼主| 发表于 2015-7-13 21:27:47 | 显示全部楼层
回复 2# 894438252
后回头看看这块   谢谢
 楼主| 发表于 2015-7-13 21:28:33 | 显示全部楼层
回复 3# icfbicfb
我也发现了。。。。。
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