Verilog工程拆分

zhao_gy · 发表于 2015-7-10 16:07:25

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求教大神，想把一个比较大的Verilog工程拆分开，下到两块FPGA上，应该怎么实现，或者有没有专门的工具。

菜鸟要飞 · 发表于 2015-7-10 16:18:30

按功能建两个工程，将相应的代码文件放到相应工程（估计得做点修改吧），如果片子换了的话，修改系统属性。修改约束文件（主要管脚约束）。编译、生成实现bit文件，下载就OK了。

zhao_gy · 发表于 2015-7-10 16:29:23

回复 2# 菜鸟要飞

那个工程特别大，而且信号特别多，有没有工具可以用来完成拆分呢

菜鸟要飞 · 发表于 2015-7-10 16:32:10

回复 3# zhao_gy

不造哎。。。。。。。。。

zhao_gy · 发表于 2015-7-10 16:50:15

回复 4# 菜鸟要飞

同样表示感谢

liuguangxi · 发表于 2015-7-10 22:16:09

好像有个工具叫做Certify，可以将大工程自动分割到多个FPGA中实现，不过具体我也没用过。

killyliu · 发表于 2015-7-10 22:38:46

有这样的工具？6楼能否提供链接？

zhao_gy · 发表于 2015-7-11 10:35:35

回复 6# liuguangxi

多谢多谢，我去找找

gygyg · 发表于 2015-7-11 10:56:50

工具可靠吗

黄昏又见 · 发表于 2015-7-11 20:35:53

YOUYONG........

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