为什么28nm process下PMOS管的阈值电压小于NMOS

wangzhen_8811

回复 6# lwjee

谢谢lwjee，如果是考虑PMOS漏电小，倒是可以理解。不过为什么PMOS的漏电小？（的确是28nm，可能我没说明，仿真时.option scale=0.9）希望不吝赐教！

lwjee

因为P管漏电小。最小尺寸不是30nm，是28nm。不过你看到的是30nm。

wangzhen_8811

回复 3# semico_ljj

谢谢您的回答！按照我的不成熟的想法，Vth越大漏电越能抑制漏电（假设|Vgs|不变， |（|Vgs|-|Vth|）|差值随着|Vth|变大而变大）。为什么相反的会抑制漏电？？

wangzhen_8811

回复 2# hehuachangkai
首先谢谢您的回答。在28nm工艺下PMOS和NMOS的最小Length都是30nm。可能是考虑到在core mos下供电电源较低（0.9V甚至更低），为了保证MOS管的Vds有足够的headroom，把Vthn和|Vthp|都降低了。至于为什么PMOS降低的更厉害，本质上是工艺上掺杂降的更低所致；但是对于电路设计有什么好处，一时半会不太理解。

semico_ljj

抑制漏电

hehuachangkai

在这么小的特征尺寸下，决定管子开启的不在只是载流子类型了。你看一下，pmos的最小沟道长度是不是比n管的要小一些？当然这和制程掺杂浓度也有密切关系，搞不好是为专门应用故意调节而制的特殊管子。