clock gate cell的结构问题

jiazhang · 发表于 2015-6-5 09:16:42

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clock gate cell 一般是 low latch+and ; high latch+or呢为什么不可以是 low latch + or呢

能否结合时序图详细说下呢多谢了

kulong168 · 发表于 2015-6-5 09:19:50

你自己首先画一个图，然后分析一下时序，看看 low latch + or，在时钟打开的瞬间，是不是有毛刺出现

jiazhang · 发表于 2015-6-5 09:53:23

回复 2# kulong168

您说的应该是图中所指的毛刺吧

那一般都是如下四中情况

Low latch+and à
上升沿触发； rise dff+orà
上升沿触发；

High latch+or à
下升沿触发； fall dff+and à
下降沿触发；

为什么不可以使用 rise dff + and结构呢

没看出来有什么问题啊

icfbicfb · 发表于 2015-6-5 10:53:33

都有的，分别叫做posedge/negedge icg

jiazhang · 发表于 2015-6-5 11:14:59

回复 4# icfbicfb
版大，我想问下，用 latch+and/or 构成的icg就是为了避免毛刺的

下面是latch + and 构成的 icg，为什么还是存在毛刺呢？可以看到由于 en_A 的关系，可以看到 clk_gate 的第一个脉冲的宽度变大了；

请问这是为何呢？

kulong168 · 发表于 2015-6-5 15:19:26

回复 5# jiazhang

你的gate的enable端来自于哪个clock？为什么会有一个clkb？

eguang190 · 发表于 2015-6-5 15:55:26

回复 3# jiazhang

en_A 要是来的慢呢？这样不就有毛刺了！！！

kulong168 · 发表于 2015-6-5 18:08:11

回复 7# eguang190

这个gating cell也是有时序要求的，时序满足要求，它的输出就不会有毛刺了！
既然是使能在时钟有效时穿过latch，那么时钟为高之前，latch之后的en就已经稳定了，也就不会出现毛刺了！

jiazhang · 发表于 2015-6-5 21:01:09

回复 8# kulong168

[size=14.3999996185303px]clk_B是clk传到与门 B端时的时序

x0070481 · 发表于 2017-7-13 14:32:40

thank for sharing

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